面向 FPGA 的闭环自动化平台

FPGA 自动设计
工作台

将需求描述、代码生成、Vivado 编译与产物归档整合为一条连续链路。核心计算运行在本地，平台作为入口与状态视窗。

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ADC 参考样板

高分辨率混合型 ADC 数字校准闭环

1107LUT

52DSP

14-bitADC

闭环MATLAB + Vivado

需求采集

结构化输入目标、约束与参考资料

RTL 生成

自动生成 Verilog、约束与 TCL 脚本

Vivado 编译

本地调用 Vivado 进行综合与时序检查

产物归档

自动上传日志、报告与位流到 Drive

平台能力

本地代理直连，计算不离开本机

从自然语言需求到可下载位流

实时阶段解释与可视化流程图

ADC 数字校准参考工程附带 MATLAB / Vivado 闭环

支持 Arty A7-35T 等主流开发板

RTLXDCTCLTestbenchBitstreamReport

当前项目3 个项目

Arty UART Console

面向 Arty A7 的串口收发与板上回环验证工程。

ADC Calibration Loop

基于李喆大创项目抽取的 14-bit 混合型 ADC 数字校准、MATLAB 行为级建模与 Vivado 综合闭环参考工程。

多抽头 FIR 滤波器与固定点系数量化流程。